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数据和附属系数）与二个循环所组成的结构.在代码右侧表格显示的是HLS在不同综合属性下执行的结果,这些属性通过前置处理指令在DSE操作中被设定.从这里可看出,面积最小但最慢的设计与面积最大但最快的设计中存在显着的差异,从7033个到9927个逻辑门数,而延迟时间（Latency）则从1个到12个周期不等.根据不同属性及副属性（如数组对映至存储的存取端口数）的组合,这些设计通常含有多个帕累托最优（Pareto-optimal）组合,但这里我们只列出三组.在这些设计组合中,只要能符合设计者的限制要求,则其RTL将被自动生成.但现在的问题是,如何在含有不同延迟时间的帕累托最优组合下,去验证各种不同的设计.在传统的RTL验证方法里,输入向量为了不同的设计得要重新订定时序以进行调整,这很耗费时间且容易出错.因此,我们提出了这个自动的动态等效检查方法,对于输入和输出,它不需要任何的时序信息,因此可完全自动地复用原先用于软件验证时的未定时序输入和输出测试向量.

4动态等效检查方法

动态等效检查（DynamicEquivalenceChecking,DEC）相对于形式等效检查（FormalEquivalenceChecking）,后者主要是用于门-网表（Gate-list）与RTL间的等效检查.形式等效检查技术所依据的是70年代开始发展自软件的验证技术[5][6].到了70年代末期,这种技术才第一次被用于硬件验证[7],之后市面上出现了多种Gate-RTL&#

工程师方面有关论文范文素材30340;形式等效检查器[8][9],甚至是用于HLS-RTL的形式等效检查器[10].图3显示的是设计流程在不同阶段的概观,这些设计流程通常采用等效检查.而我们在此提供一个DEC,其作用与形式等效检查一样,告诉设计者较低层级的设计是否与原有高层级设计的描述等效.在此,就是C或SystemC转换为RTL.如前所述,通过改变区域性综合指令、全局性综合属性或FU数量的限制文件,HLS就可综合出各种不同的设计.由此得到的设计有不同的延迟和吞吐量,这些都必需被等效检查器考虑进去才行.图4显示的是前一节所讨论过的FIRfilter程序,其执行完DSE的结果.在此我们特别列出三组设计及其相对应的信号表（SignalTable）.信号表主要是在HLS之后所一起产生出来的,主要用来显示数据在各个输入和输出端口进行读取与写入的状态.在此,状态00则代表重置（Reset）的状态.第一个设计只有1个周期的延迟,而第二个设计则有2个周期,最后一个设计则多达6个周期.最下面一行显示的是各个设计所使用的FU数量.依图表显示,只有一个周期延迟的电路设计需要最多的FU,并且占用较大的面积；而较慢的设计,其所需要的FU数量就越少.通常情况下,原本用于软件验证时的测试向量,均需要调整以适应硬件的测试平台.设计者应根据不同设计所改变的延迟或吞吐量（如图4）,对测试样本进行同步的修改.

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为了避免这样的情况,我们提出了一种事务级（TransactionLevel）的仿真环境.HLS环境为每个输入和输出端口产生一个有效信号.每次当输入需要被读取或有效输出被写到端口时,这些有效信号就会产生一个脉冲.HLS工具可以很容易地生成这些信号,因为它知道状态转换图表（StateTransitionDiagram）.因此,图1中的RTL生成后端被修改为可自动生成这些有效信号.图5显示的是一个FIRfilter程序的例子.图5（a）为带有主要数据、系数输入端口和数据输出端口的原始模型；图5（b）则为HLS工具自动生成带有效信号的模型,其目的是用以表明（assert）输入信号被需要时,及代表有效输出的产生.这一个简单但极其有效的方法,加上自动的测试平台产生器允许再次有效率地使用未定时序的输入向量和输出向量作为黄金参考模型.在我们的方法里,使用者只需将每个端口的测试向量分写成与该端口相同名称的文件.则当输入的有效信号产生时,测试平台就会输入新数据.而当输出端口的有效信号产生时,测试平台则会自动把输出值与输出文件中存储的参考数值进行比较.

5实验结果

通过验证在DSE过程中所产生的不同FIRfilter设计,我们展示了所提方法的有效性.为此,我们利用了之前为了HLS所开发的自动探索器[11].探索的结果可再次于图4中被观察到.在取舍性曲线上的每个设计点,都可生成一个行为模型、周期准确模型和一个RTL测试平台.接着用同样用于软件验证的未定时序输入测试向量来执行这些模型.软件仿真的结果可作为黄金参考输出而用来检查仿真的结果.图6是一个由周期准确模型仿真后所输出的波形图（waveform,VCDfile）.图6（a）为2个延迟的FIRfilter设计所产生的仿真结果,而图6（b）则为8个延迟的filter所产生的结果.我们可以观察到,这二个例子中所得到的是相同的结果（0x05,0x01与0x04）,而这里使用的是完全相同的输入测试向量.有效信号在此以圆圈标示出来,当有效信号变高时,可观察到新的数据会被输入到相对应的端口.而当有效输出产生时,也会告诉测试平台将其结果与黄金参考输出的数据进行比较.这证明了我们的方法是可行的,并可运用于行为描述的源代码、已定时序的C行为模型与最终RTL间的等效检查.

6结论

我们在此提出了在行为层设计SoC所面临的挑战与机会,尤其是对验证方法的关注.我们研发了一系列的模型产生器,从对数据型态细化的仿真产生器到进行已定时序验证的周期精确模型都有.我们还提出了一种方法,能复用原本软件验证时所用的未定时序测试向量来进行周期精确模型或RTL的已定时序验证.再来就是,软件仿真的输出向量亦可用来作为黄金参考模型,并对HLS和RTL的正确性进行验证.在实验结果说明一节里,我们用自动运行的设计空间探索器来验证我们的方法的确有效,并说明我们的方法健全且运行良好.

致谢

对于NEC公司中央研究实验室、NEC信息系统和NEC-HCL-ST中每位参与此项研究工作的人员,作者谨对这些人员所提供的帮助表示衷心感谢.

参考文献

[1]N.Kobayashi,K.Wakabayashi,H.Tanaka,N.Shinohara,T.Kanoh,“Designexperienceswithhigh-levelsynthesissystemCyberIandbehavioraldescriptionlanguageBDL,”Proc.ofAsiaPacificConfonHardwareDescriptionLanguages,Oct1994.

[2]S.Morioka,K.Wakabayashi,B.CarrionSchafer,“ComplexSecurityEngineDesignwithHighLevelSynthesis”.MPSoC,2009.

[3]CyberWorkBench,“.省略”

[4]P.CoussyandA.Moraweic,“High-LevelSynthesisfromAlgorithmDigitalCircuit”,Springer,ISBN978-1-4020-8587-1,pp113-127,2008.

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