接口类有关论文例文,与RELT―A单板FPGA功能概述下载方式实现相关论文格式范文

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摘 要

此论文主要论述了RELT-AFPGA下载方式设计实现,并简要概述了RELT-A单板基本功能和FRISCOFPGA相关硬件接口.

【关 键 词】RELT-AFRISCOFPGASlaveSerial配置模式ParallelSlaveSelectMAP配置模式

1RELT-A单板概述

RELT-A板卡是贝尔公司ISAM7363MX-6系统中的GigabitEtherLT线卡.此板卡面板提供8（SFP）/16（cSFP）100M/1000M以太网端口.

RELT-A硬件架构如图1所示,主要包含FRISCOFPGA、CPLD,时钟电路,I2C电路.此板卡主要通过FRISCOFPGA实现以太网交换功能.

2FPGAHW接口及功能概述

FRISCOFPGA功能主要在Xi

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FRISCO硬件设计分两部分：“slow-path”和“data-path”,Slow-Path硬件通过Host-Processor-Interface（HPI）与NT板上的OBC相接；fast-path包含包处理、Fast-Path接口和包缓冲.数据包存储分为上行和下行数据包存储内存,由队列管理器来进行控制.

FPGA主要包含数据平面和控制平面.数据平面主要负责把用户口8/16100M/1000M以太网数据传输到上联口1.25/2.5/10GbpsSGMII（ITU-TG.999.1协议）,通过此上联口数据传送到NT板；反之亦然.控制平面主要负责RELT-A单板的管理功能.

2.1时钟

外部200MHz参考时钟用来产生FRISCOFPGA内部需要的时钟（包含DDR3时钟）,两个外部的156.25MHz参考输入时钟用来支持内部的Transceiver（Users&Subscriberlinks）功能.

2.2用户接口

FRISCO支持16个独立的串行以太网PHY用户接口.每个串行PHY接口遵守IEEE802.3（100Mbps&1Gbps）.用户接口支持100Mbpsvs1Gbps自协商功能.

2.3上联接口

RELT-A提供4xSGMII上联接口,可配置成1,2.5or10Gb/s速率.

2.4HPI处理器接口.

FPGA控制功能的实现通过HPI接口来实现,HPI接口支持直接/非直接存取,FPGA通过200MHZ时钟采样/产生HPI信号.

2.5外部数据包存储接口（DDR3接口）

FPGA提供两种数据包存储接口,每种接口支持两片16-bit宽的DDR3SDRAM设备,本设计中使用的RAM设备是Micron1Gbit1333MT/sMT41J64M16JT-15EIT：G

2.6Classification存储接口

Classification存储接口支持16-bitDDR3SDRAM设备使用,Classification内存工作时钟频率应当至少533MHz.

3FPGA下载方式的设计实现

FPGA配置可以通过SlaveSerial、ParallelSlaveSelectMAP方式、JTAG方式.

3.1SlaveSerial配置模式

上电或配置复位触发配置内存初始化进程；配置初始化中,FPGA驱动INIT_B信号为低,复位内部配置状态机,清空配置内存.一旦配置进程完成,FPGA释放INIT_B信号到高阻状态并一直等待INIT_B置高.当INIT_B释放到高阻状态时,需要外部的电阻把INIT_B信号拉高.当INIT_B置高,FPGA采样配置模式管脚M[2：0],配置模式管脚状态决定FPGA配置后面的步骤,当M[2：0]等于111,FPAG配置选用被动串行模式,在取样模式管脚状态后,FPGA准备接收配置数据流,

3.2ParallelSlaveSelectMAP配置模式

由于NGVR系统背板的sHPI总线同时被语音和Vectoring功能所使用,RELT-A可用的sHPI总线带宽相对较低,从而限制了整个系统的启动时间,因此FRISCOFPGA提供一个并行下载接口,当M[2：0]等于110,FPGA选用被动SelectMAP配置模式；在此模式下,CPLD用作配置管理器,通过FPGA’sSlave-SelectMAP接口来进行FRISCOFPGA的配置管理.并行‘NOR’Flash-EEPROM用在并行下载接口,初始的FPGA程序储存在NORFLASH中.

在并行配置模式下,FRISCOFPGA下载可以独立于sHPI总线,从而不受sHPI低带宽的限制.FPGA新的image的升级还是通过背板的sHPI总线来进行.CPLD实现sHPI-HPI数据总线的逻辑转换,从而通过HPI总线实现对外围设备的访问.

CPLD提供8位宽的并行数据总线,此数据总线连接到：

（1）FPGA’s8位并行下载数据接口；

（2）FRISCO正常8位并行数据配置管理接口；

（3）NORFlash8位并行数据接口.

此下载方式,对FRISCOFPGA的下载是由CPLD主动发起并终结,CPLD负责产生相应的控制信号：

（1）当进行FPGA下载时（FPGA下载进程是由CPLD控制位触发）,CPLD不会干涉NORFLASH与FPGA之间并行下载数据总线（在这种情况下,FRISCOHPI数据总线实际上不存在,处于高阻态）.因此CPLD仅产生NORFlash地址总线以及所有相关的控制信号.

（2）当FPGA完成FPGA程序下载后,FRISCO’sHPI数据总线访问正常工作,FPGA并行数据总线变为高阻状态.

（3）从SHPI到NOR-Flash的可访问的物理地址包含部分HPI地址（等于16bit等于64KbytesHPI地址）和‘8bitBank/PageSelect-REGister’组成24位可寻址的NORFlash物理地址.

3.3JTAG配置模式

RELT-A提供JTAG接口用来允许FPGA的在系统编程,JTAG下载方式主要用作调试目的,在正常的生产中不需要提供.

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4小结

此论文,概要叙述了RELT-A8/16GE单板FPGA相关接口及功能.详细描述了单板中FPGA下载方式：SlaveSerial、ParallelSlaveSelectMAP、JTAG.如果串行FPGA下载最终可以满足NGVR启动时间,将采用被动串行方式.如果测试证明并行下载方式可以大大提高RELT-A启动时间,将最终采用并行下载方式.

作者单位

上海贝尔股份有限公司上海市201206

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