操作相关硕士论文范文,与基于VerilogHDL的简单CPU设计相关毕业论文

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摘 要 ：本文实现了一个基于VerilogHDL的简单CPU,系统由运算器、控制器、译码器、存储器、指令计数器五大模块构成.在对各个模块时序仿真实验的基础上,系统整体功能测试成功.系统具有良好的稳定性和灵活性,指令集易扩展.

关 键 词 ：VerilogHDL；CPU；时序仿真

中图分类号：TP334

1.引言

VerilogHDL【1】是一种硬件描述语言（HDL：HardwareDiscriptionLanguage）,是一种以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能.由于Verilog接近C语言的语言规则,适合进行FPGA的开发和教学工作,得到了广泛的应用.

本文基于对CPU的研究,设计并实现了一个基于Verilog的简单CPU,并成功进行了仿真实验.

2.CPU的功能和结构

2.1 CPU的功能

本CPU模型由五大部分组成,分别是运算器、控制器、译码器、存储器、指令计数器.实现了一个简单指令集,包括停机指令,加,减,与,加载,存储等指令.同时能进行数据的存储和管理【2】.

2.2 CPU的结构

图2.2.1 CPU的架构图

CPU的整体结构如上面两个图所示,各个模块协调工作,共同完成CPU的每一次任务.指令格式为“Op+0+OPD1+OPD2”其中op为3位操作码,0为固定位（或者说是没用的一位）,OPD1,OPD2为6位操作数的地址（之前已经写入内存）.寻址方式固定为立即数寻址.

3.CPU主要模块的实现

3.1 运算器模块ALU

算术逻辑运算单元ALU.根据输入的6种不同操作码分别实现相应的加、减、与、加载,存储,停机等6种基本操作运算.利用这几种基本运算可以实现很多种其它运算以及逻辑判断等操作：（1）HLT停机操作.该操作将空一个指令周期,即6个时钟周期；（2）ADD相加.该操作将取存储器中的两个数据相加；（3）AND相与.该操作将存储器中的两个数据相与；（4）SUB相减.该操作将存储器中的两个数据相减；（5）LDA读数据.该操作将指令中给出地址的数据放入累加器；（6）STA写数据.该操作将数据写入内存.

3.2 控制器模块control

控制器模块【4】对整个CPU的工作进行控制,决定本次任务要执行什么样的操作.

S0,S1,S2,S3,S4,S5分别控制指令运行中的各个步骤,其中s0有效时