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摘 要

针对需要高速大吞吐量数据传输的雷达系统,以FPGA为主处理器,实现了基于RapidIO协议和RocketIO自定义协议的高速串行数据传输通道.文中给出了其设计方案、实现原理和收发控制的状态机,并进行了性能分析.该设计已成功应用在多型雷达系统中,性能稳定可靠,可以满足现代雷达信号处理系统大带宽的要求.

【关 键 词 】现场可编程门阵列 RapidIO协议 RocketIO自定义协议 VPX总线

随着现代雷达技术的高速发展,雷达信号处理系统运算量大、算法结构复杂的特点日益明显,这对系统数据传输能力提出了更高的要求. 在新型雷达信号处理系统中,RapidIO协议以其性能高、延迟低、效率高以及基于包交换的特点而获得了广泛的应用,成为基于交换的信号处理系统中板间互连的主流方式.在雷达系统的各个子系统,如接收分系统与信号处理分系统之间,通常采用光纤方式实现互连,采用基于RocketIO的Aurora协议或自定义协议.

本文针对现代雷达系统对高速数据传输的要求,论述了一块以Xilinx公司现场可编程门阵列XC5VFX100T为主处理器,采用RapidIO协议和RocketIO自定义协议实现高速串行数据传输系统的设计过程,并测试了该系统的实际性能.

1.系统介绍和工作原理

该交换接口模块在信号处理系统中的一种典型应用如图1所示.对于信号处理系统而言,其与外部系统的数据交换有两个方向：在前端,由交换接口模块接收来自光纤的数据（采用RocketIO自定义协议,波特率2.5Gbps或者3.125Gbps）,根据系统初始化时处理节点的注册信息,将数据以RapidIO数据包（4×模式,波特率为3.125Gbps,数据带宽10Gbps）的方式通过交换模块发往相应的处理节点；在后端,处理模块将处理过的数据以RapidIO数据包的方式通过交换模块发往交换接口模块,由交换接口模块根据处理模块之前的注册信息通过相应的光口（同样采用RocketIO自定义协议）发送给其它分系统或系统中的其它插.

根据典型应用系统的需求,模块功能框图（主体部分）如图2所示.该系统的核心芯片采用Xilinx公司V5系列的XC5VFX100T,用以完成高速数据的接收、缓存、协议转换以及发送.在FPGA中,可以根据实际系统需求最多例化2路4×RapidlO节点.FPGA上同时外挂8个光口,用于完成RocketIO自定义协议数据的发送与接收.

实际应用时,把光口0～3定义为一组,光口4～7定义为另一组,每组与一个RapidIO节点相对应.通过不同的逻辑,可以完成以下一些功能：（1）光口与处理节点一一对应,通过调度机制协调RapidIO的发包,实现多路光口到多个处理节点之间数据的“同时”传输；（2）将一组光口内的数据进行拼接（这种情况下,每路光纤传输的其实是若干接收通道的采样数据）,以脉冲为单位,实现数据向各处理节点的轮流发送.

2.系统设计与实现

高速数据传输通道的系统框图,如图3和图4所示.

设计主要由RapidIO IP核、RocketIO IP核、RocketIO接收逻辑、RocketIO发送逻辑、RapidIO发送调度逻辑、RapidIO数据包接收逻辑、数据收发缓存等部分组成,主要电路都在一片FPGA内实现.

对RocketIO转RapidIO,首先由RocketIO接收逻辑将来自不同光口的光纤数据保存到各自对应的FIFO中,然后由RapidIO发送调度逻辑自动从四个FIFO中轮流读取数据,并将数据通过RapidIO IP核的Initiator Request端口发送到不同的处理节点；反之,对RapidIO转RocketIO,首先由RapidIO接收逻辑将来自RapidIO IP核Target Request端口的数据包根据其源节点的不同发送到各自的FIFO中,然后由各自的RocketIO发送逻辑并行从FIFO中读取数据,并通过RocketIO IP核的发送端口将其转换为串行数据发送出去.

2.1 RocketIO接收逻辑

RocketIO接收逻辑完成光口自定义数据的接收,本设计使用的RocketIO IP核并行数据位宽度为16位,而RapidIO发送时每拍数据位宽为64位,所以RocketIO接收逻辑还要完成将16位数据拼接成64位数据的功能.

（1）自定义数据的解析：图5所示为一个完整的雷达数据帧的结构,亦即RocketIO自定义协议的格式.针对于不同的雷达系统,图中所示的数据帧结构有可能过于复杂,一种更加简洁的变型是：每帧数据只定义数据起始与数据结束两个K码,中间则全部定义为数据,而对于控制表、M0以及真正数据的区分则根据数据部分约定由后端处理节点来完成.对于交换接口模块而言,为兼容不同的雷达系统,最好根据完整的雷达数据帧格式来设计接收逻辑,以确保RocketIO接收部分在数据帧无论是复杂格式还是简化格式下都能够工作.

（2）数据拼接：如图6所示,将从16位数据拼接成64位数据的过程分成两步：第一步完成16位数据向35位数据的拼接,多出3位作为数据的标识,用于区分不同类型的K码与数据；第二步完成35位数据向68位数据的拼接,又多出一位作为有效数据是4字节还是8字节的标识.采用两步走的原因在于：a. 可以最大程度简化逻辑设计,两段拼接逻辑除打标识部分不同外,其余部分可以完全复用；b. 有些系统要求有定浮点转换功能,这种情况下,不可能从16位直接拼接成64位.

采用一个2状态的状态机完成一次拼接过程,每个状态完成的功能机状态的跳转如图7和图8所示.

2.2 收发缓存

收发缓存位于RocketIO接口和RapidIO接口之间,在RocketIO转RapidIO方向,针对每路光口,设计了三级FIFO：第一级,其中256是FIFO深度,18是数据位宽,其高二位是K码标识,后16位是实际数据；第二级,高三位用以区分不同数据类型；第三级,其高四位用以区分不同的数据类型以及4字节与8字节的区分标识.在RapidIO转RocketIO方向,针对每个光口,设计了一个 的FIFO,其高两位定义为数据类型标志.收发缓存都用FPGA内部的BlockRAM来实现,增加缓存容量不能提高传输通道的平均带宽,但可提高系统的瞬时处理带宽. 2.3 RapidIO发送调度逻辑

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RapidIO发送调度逻辑用于从四个FIFO中轮流读取数据,并将其向后端处理节点发送.设计了两个RAM,以乒乓方式实现数据的读取与发送,每个RAM的大小2为56字节,即RapidIO数据包一包的字节数；同时设计了一个16位的缓冲,用以单独缓存K码,K码在RapidIO发送时转换为特定的门铃.

为简化逻辑设计,将发送调度逻辑设计为两个状态机：一个状态机用于轮流从四个FIFO中读取数据,并将数据根据数据内容与三个缓存的状态将数据进行放至合适的缓存；另一个状态机则专门用于实现RapidIO数据包的发送.

实际发送时,三个缓存需要排队,从而确定接下来将要从哪个缓冲中发送数据.为此,设计了一个只含三个元素的FIFO,FIFO内容为上述三个缓存的编号.设计每当数据读取状态机完成一个缓存的填充后,就将缓存的编号加入队列；对于RapidIO发送状态机,当其处于IDLE状态时,检查FIFO的空状态标识,若其非空,则将FIFO出队列,获得缓存编号,进而进行数据的发送.RapidIO发送状态机的状态转移图如图9所示.

3.设计结果与性能分析

搭建了一个测试台用以检验该传输系统的实际传输效果,测试台组成包括：一个VPX信号处理插箱,一块数据交换模块,一块信号处理模块以及一块交换接口模块.实际测试时,从处理模块的四个CPU上通过RapidIO发送数据包,经交换模块以及交换接口模块后,数据转换成RocketIO自定义数据,之后通过光纤回环,经交换接口模块接收后,将数据转换成RapidIO数据包,经交换模块轮流向处理模块的四个CPU发送,由处理模块完