关于序列相关职称评审论文发表要求,关于一种新型基于FPGA的伪随机序列发生器设计相关在职毕业论文开题报告

该文是职称论文专业序列论文范文，主要论述了关于序列相关在职毕业论文开题报告,与一种新型基于FPGA的伪随机序列发生器设计相关论文范文检索，适合序列及反馈及级数方面的的大学硕士和本科毕业论文以及序列相关开题报告范文和职称论文写作参考文献资料下载。

摘 要：本文提出了一种具有可调特性的伪随机序列发生器,并使用硬件描述语言Verilog HDL和QuartusⅡ8.0进行描述和仿真电路.结果表明,该设计在线性反馈移位寄存器基础上,产生的随机序列具有3～16任意级数可调和反馈系数可控的特点.该设计与其他常见设计相比,具有灵活性好优点,可以广泛用于通信、信息安全等领域.

【关 键 词 】FPGA 伪随机序列 线性反馈移位寄存器 可调

1.引言

伪随机序列是一种可以预先确定并可以重复产生和复制,且具有随机统计特性的二进制码序列.伪随机序列的伪随机性表现在预先的可确定性、可重复产生与处理,虽然不是真正的随机序列,但是当伪随机序列周期足够长时,它便具有随机序列的良好统计特性.在现代工程实践中,在信息安全、数字网络、移动通信、导航、雷达和保密通信、通信系统性能的测量等领域中有着广泛的应用.

本文设计利用Verilog HDL语言描述电路中各模块.所设计的伪随机序列发生器具有3～16级的级数可调,且反馈函数中的反馈系数也可控.相较于其他伪随机序列发生器[4-8],本设计具有级数可调的特性,还具有反馈系数可调的特性.

2.m序列的产生

m序列是最别广泛采用的伪随机序列之一,除此之外,还有其他的伪随机序列,如Gold序列、M序列等,本文设计的伪随机序列发生器是采用m序列设计的.反馈函数可以写为：（模2加）.反馈线的连接状态用ci表示,ci等于1表示反馈线连通,即有反馈参加；ci等于0,则表示此反馈线断开.反馈线的连接状态的不同,就可能改变此移位寄存器输出序列的周期.因此, ci的取值决定了移位寄存器的反馈连接和序列的结构.级数（n）和反馈系数一旦确定,反馈移位寄存器的输出序列就确定了.反馈移位寄存器的级数不同,m序列的反馈系数也不同.本文将级数（n）和反馈系数设计成灵活可调的输入,使伪随机序列发生器输出序列可调,增加电路的灵活性.

3.电路设计

3.1 电路的总体设计

本文所设计的可调伪随机序列发生器主要有：移位寄存器组模块、复位电路模块、译码器模块、多路选择器模块、数据选择器模块、反馈控制模块等.在FPGA上实现时,封装成一个电路,使用统一的输入输出管脚,统一的输入时钟信号.输入信号有：4位的级数（n）控制输入、使能控制、输入时钟、反馈系数控制（c）；输出信号有：伪随机序列输出.电路结构如图1所示.

3.2 各模块设计

级数（n）可调的是本设计的核心之一,实现移位寄存器的多级移位可调.伪随机序列发生器可由m序列的特征向量,根据控制级数的输入信号（n）,产生3～16级的任意一级的随机序列,产生的最长的序列长度为 ,基本上可以满足一般应用需求.级数控制输入信号是一个四位的二进制数,利用四位二进制来表示所输入的3～16级任意一个十进制数.如图2所示,级数控制输入信号到译码器中进行译码,将译码的结果传到多路选择器.通过多路选择器进行选择,得到不同的移位控制信息,输出的移位控制信息控制移位寄存器组.

反馈系数（C）可调的是本设计的另外一个核心,实现线性反馈线性移位寄存器的反馈系数可调.本设计的伪随机序列发生器可根据控制反馈系数信号输入（C）,产生不同的反馈移位寄存器的结构,从而输出不同的伪随机序列.反馈控制输入信号为16位的二进制数来表示 ,其中“1”表所示反馈线连通,“0”表示反馈线断开.参考文献[1]中出了部分m序列发生器的反馈系数,在本设计中可以实现.

怎样撰写序列学位论文
播放:21152次 评论:3581人

4.结语

本文利用Verilog HDL设计实现了一个m序列级数从3～16级任意级数可调,且反馈系数可控制的伪随机序列发生器.所设计的电路具有很强的