关于集成电路方面毕业论文的格式范文,与RC端角的定制与应用相关在职研究生毕业论文

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摘 要 ：设计了互连线RC端角定制流程和方法,定制出了新的RC端角,并评估了定制的RC端角对其他端角的覆盖情况.测试结果表明,在少量增加违反路径的情况下定制的RC端角对其他端角的覆盖率能够达到99%.最后,采用定制的RC端角,改进了传统的MMMC时序分析流程.应用实例中的结果表明,改进后的分析流程在以增加缓冲器单元数目和牺牲单元面积为代价的情况下大大减少了时间开销.在时序收敛的情况下,缓冲单元数增加了22.07%,单元面积增加了21.65%,但是每次时序分析工具运行时间减少了84%.

怎么写集成电路硕士论文
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关 键 词 ：RC端角；MMMC；时序分析；集成电路

中图分类号：TN47 文献标识码：A

Customizing and Application of RC Corner

YUE Da-heng, XIA Ting-ting, ZHAO Zhen-yu

（College of Computer, National Univ of Defense Technology, Changsha, Hunan 410073, China）

Abstract： This paper designed the flow and method of custom RC corners, customized a new RC corner, and estimated the coverage of the custom corner. The result shows that the coverage of custom RC corner to the other corners can reach up to 99%. Finally, we improved the traditional MMMC analysis flow with the custom RC corner. The result of application case in engineering shows that the runtime of tools reduced greatly at the cost of buffer count and buffer area. The buffer count increased by 22.07% and the buffer area increased by 21.65%, whereas the runtime of tools decreased by 84% after the timing was closuring.

Key words： RC corner； multi-mode multi-corner； timing analysis； integrated circuit

随着VLSI（Very Large Scale Integrated Circuits）进入到超深亚微米阶段,集成电路规模和复杂度日益增加,互连线延时在总延时中所占比重开始超过门延时[1-3].特别是在采用纳米工艺之后,互连线延时大约占总延时的60%～70%[4],从而成为制约系统性能的关键因素.可以说,在未来的硅技术发展中,互连线对集成电路的影响会越来越显著,互连线设计将会成为集成电路设计中的核心因素[5].

在超大规模集成电路制造过程中,通常需要经过光刻、掺杂、增层、热处理等数百甚至上千个工艺步骤,在这些工艺步骤中各种工艺上的波动是无法避免的,主要来自于温度、污染以及一些无法预料的因素,使得各种参数值偏离理想值[6].因此,在互连线延时分析过程中必须考虑工艺波动的影响.[7-8]基于工艺角的分析方法是一种重要的分析方法,因为该方法可以直接分析得出工艺波动影响下的电路开关速度,而电路开关速度是集成电路的一个重要参数.工艺厂商提供WC, WCZ, WCL, BC, ML, LT, TC七个器件端角, 以及typical, cbest, rcbest, cworst和rcworst五种互连线工艺角,又称RC端角,即代工厂根据提供的多种PVT（Process Voltage Temperature）条件和工艺条件产生的多种电阻电容文件.5种RC端角定义如下：

①typical端角代表典型电阻电容数据；

②cbest端角代表最佳电容数据；

③rcbest端角代表最佳电阻电容数据；

④cworst端角代表最差电容数据；

⑤rcworst端角代表最差电阻电容数据.

对于65 nm工艺以下的设计,使用MMMC （Multi-Mode Multi-Corner）分析方法已逐渐变成时序分析的一项基本要求,该分析方法已用于实际芯片产品设计中.在多端角时序分析中,器件端角和RC端角的组合就构成了时序分析端角.7种器件端角和5种RC端角,共有35种组合.在实际工程项目中存在以下两个问题：一个问题是设计模块在多端角组合下的时序违反路径不能相互覆盖,导致设计模块完成优化后需要在多个端角下进行时序分析,从而带来巨大的时间开销；另一个问题是,由于多端角组合下的时序路径不能相互覆盖,从而在设计优化时需要在多个端角间来回切换,而且每次对其中一个端角下的时序进行修正时,也会影响其他端角下的时序,进而增加了实现与时序验证工具之间的切换次数以及手工ECO的时间,这进一步增加了整个设计的时间开销.因此,研究可覆盖所有端角的custom端角就显得尤为必要.使得custom端角下优化收敛的电路在其他所有signoff端角下都可以时序收敛,就可以大大加速设计的时序收敛速度.

本文RC端角的定制与应用,是在定制一个可以覆盖其他signoff端角的情况下,采用定制的RC端角改进传统的MMMC时序分析流程,在少量增加缓冲器单元数目和牺牲单元面积为代价的情况下大大减少了时序分析的时间开销. 1 定制RC端角

本节主要包括RC端角的定制流程、实现、以及评估.

1.1 定制流程及实现

设计RC端角定制流程如图1所示.

首先需要创建RC端角下的工艺描述文件ITF（Interconnect Technology File）文件,该文件主要用于描述互连线工艺参数设置以及建立受制造工艺影响的互连线模型.该描述文件并不能直接用于互连线寄生参数的提取,需要将其转化成寄生参数提取工具能识别的工艺文件,如Star RC-XT可识别的.nxtgrd文件以及QRC可识别的qrcTechFile.如果在转换工艺描述文件的过程中报出错误的信息,需要根据错误信息重新修改工艺描述文件.如果没有错误信息,寄生参数提取工具就可以根据生成的工艺文件对设计版图进行寄生参数的提取,并输出存储有该端角下互连线的电阻R和电容C的文件.静态时序分析工具PT就可以读取芯片中整个互连网络的寄生参数R和C并计算出互连线的延时信息,然后结合器件的延时信息进行时序分析.

1.1.1 创建工艺描述文件

先进的IC需要6层或者更多的金属布线层,每层之间由绝缘介质隔开.工艺描述文件ITF文件主要包括以下内容：

①每层金属线的最小宽度和最小间距；

②每层金属线的厚度；

③相邻两层金属间的介质厚度；

④每层金属的电阻率；

⑤金属层间绝缘介质的介电常数；

⑥通孔和接触孔的定义,包括通孔所连接的顶层金属和底层金属以及通孔的电阻等；

⑦扩散层的厚度和电阻率.

1.1.2 转换工艺描述文件

工艺描述文件不能直接用于寄生参数的提取,需要将其转换成寄生参数提取工具能够识别的文件,如Star RC-XT工具可识别工艺文件.nxtgrd文件.ITF文件到.nxtgrd文件的转换,可以直接使用如下命令行.

grdgenxo

如果只是对ITF文件进行更新,可以使用如下命令行对初始的ITF文件进行增量式的更新.

grdgenxo-inc-old_itf

1.1.3 RC端角的实现

在集成电路中,互连线电阻与导线宽度和厚度成反比；互连线电容与导线宽度和厚度成正比,与层间绝缘介质厚度和线间距成反比.因此5种RC端角工艺参数有以下特点：

①cbest端角下的互连线电容最小,cworst端角下的互连线电容最大；

②rcbest端角下的互连线电阻最小,rcworst端角下的互连线电阻最大.

由于层间绝缘介质厚度只影响互连线电容,因此为了使定制的RC端角可以覆盖这5种RC端角,可以适当地调整层间绝缘介质厚度.所以,依据rcbest端角rcworst端角下互连线工艺参数设置,分别向下或向上调整层间绝缘介质厚度,使得rccustom_max端角在互连线电阻达到最大的同时互连线电容也尽可能的大,rccustom_min端角在互连线电阻达到最小的同时互连线电容也尽可能的小.

采用图1所示的RC端角定制流程,本文分别在rcbest端角rcworst端角下互连线工艺参数设置的基础上,向上和向下调整层间绝缘介质厚度20%,定制出rccustom_max和rccustom_min两个端角.

为了验证rccustom_max和rccustom_min这两个定制的RC端角的效果,使用Star RC-XT分别提取20 ～300 μm不等长度的互连线在各个RC端角下的互连线寄生参数值,然后通过工具PT计算出互连线延时,结果分别如图2,图3和图4所示.

从图中可以看出,rccustom_max端角下的互连线的电阻电容值都是最差的,且互连线延时最大；而rccustom_min端角下的互连线的电阻电容值都是最小的,且互连线延时最小.

1.2 RC端角评估

以实际工程项目中的设计模块X1为测试用例,来评估定制的两个RC端角（rccustom_max, rccustom_min）对其他端角的覆盖情况.其中,X1模块长850 μm,宽400 μm,寄存器6 063个,总单元数目30 784个,且该设计模块为route阶段优化之后的设计.在时序分析时,时序路径违反很大程度上受到时钟偏差和串